인텔과 TSMC, 삼성/GF의 차세대 공정에 대해 Hiroshige Goto의 글 중 일부를 인용하여 다시 작성한 글입니다.

 

원문은 다음 링크에서 보실 수 있습니다. 

 

■ IntelとTSMC/Samsungが3Dトランジスタで激突
- by Hiroshige Goto

- http://pc.watch.impress.co.jp/

 

인텔은 2세대 3D(Tri-gate) 트랜지스터 관련 발표를 진행하며 자사의 공정 기술이 파운드리 업계보다 우위에 있으며, 파운드리 업계의 14/16nm FinFET 공정은 진정한 14/16nm 공정이 아니라고 비판했습니다. 

 


[히로시게 고토가 작성한 14-22nm 공정 노드 (FinFET) 비교 그림]

 

현재 상황에서 인텔의 라이벌이 되는 것은 TSMC의 16nm FinFET과 삼성의 14nm FinFET 공정입니다. 양사 모두 Risk Production 상태에 들어간 상태이며 양산은 올해 말로 예정되어 있습니다.

 

분명 공정의 명칭, 즉 노드명을 보면 Intel과 같은 수준으로 보입니다. 그러나 이러한 노드 명칭은 사실 반쪽짜리라고 보아야 합니다.

 


[인텔의 트랜지스터 핀 발전 -단면도- (좌: 22nm 1세대 / 우: 14nm 2세대)]

 

과거 프로세스(공정) 노드 명칭은 Half Metal Pitch 혹은 Gate Length에 따라 명명됐습니다. 즉, 배선 레이어의 최하층인 M1(Metal 1) 배선 간 피치의 절반 혹은 트랜지스터 게이트 길이를 프로세스 노드의 명칭으로 사용한 것이죠. 하지만 현재의 논리 프로세스는 노드 명칭과 일치하지 않습니다.

 

노드 명칭은 단순히 자사 프로세스의 세대를 나타내는 정도가 되어 버렸습니다. 자사 제품간 비교에서도 이전 세대와 비교 시 SRAM 밀도와 디바이스 밀도가 2배가 되는 것이 가이드라인이었으나 지금은 이것도 흔들리고 있습니다.

 


[TSMC가 2011년 공개한 공정 기술 이행 슬라이드. 칩 크기(스케일링)가 16nm, 20nm, 28nm 모두 63%로 동일하다.]

 

파운드리 업계의 FinFET 전략에서 백 엔드(Back End of Line: BEOL)는 20nm 프로세스 기술을 그대로 사용합니다.

 

즉, 메탈 피치는 20nm 상태에서 프런트 엔드(Front End of Line: FEOL)의 트랜지스터만 평면이 아닌 FinFET(3D)으로 변경하는 것입니다. 따라서 백 엔드는 20nm 공정에 평면 FET을 사용하는 트래디셔널한 버전과, 20nm 백 엔드 공정에 FinFET을 사용하는 3D 버전이 있습니다.

 

사실 이러한 설계에서는 트랜지스터 밀도가 올라가지 않기 때문에, 엄밀히 말하면 프로세스 노드 명칭은 20nm로 유지해야 합니다. 하지만 파운드리 업계들은 14nm 혹은 16nm라는 노드 명칭을 붙였고, 노드의 명칭과 디바이스 밀도는 따로 놀게 되었습니다.

 


[삼성이 공개한 14nm 공정 슬라이드. 다른 파운드리(예:TSMC)와는 다르게 14%가 줄었다고 언급하고 있다.]

 

이러한 파운드리 업계의 FinFET 프로세스는 14nm/16nm라고 명명하고 있어도 백 엔드는 20nm 공정과 동일하기 때문에 트랜지스터 밀도가 높아지지 않습니다. 따라서 파운드리의 14nm/16nm 공정은 20nm 공정과 트랜지스터 밀도는 같지만 성능이 향상되고 전력이 줄어드는 수준이라고 볼 수 있습니다.

 

반면 인텔은 32nm → 22nm → 14nm로 공정이 변경되며 메탈 피치와 게이트 피치 모두 축소(스케일 다운)되고 있습니다. 인텔의 공정은 성능 향상과 함께 소비 전력이 줄어들 뿐 아니라 면적도 작아집니다. 따라서 인텔은 자사의 공정이 진정한 14nm 공정이며, 파운드리 업체의 FinFET 공정은 20nm와 다르지 않다고 비판하고 있습니다.

 


[인텔의 2세대 FinFET 슬라이드 #1: 파운드리 업계의 14/16nm FinFET이 20nm과 동일하다고 주장하고 있다.]

 

하지만 인텔의 비판도 현시점에서 정확한 것은 아닙니다. 왜냐하면 파운드리 업체도 현재는 초기와는 다르게 계획을 바꿨기 때문입니다. 메탈 피치는 20nm 공정과 같지만 게이트 피치를 줄이는 방식을 적용하고 있습니다.

 

예를 들어 빠르게 FinFET을 도입 중인 2사 중 한 곳인 삼성은 컨택티드 폴리 피치(CPP)를 논리 게이트에서 78nm, SRAM 셀에서 84nm로 축소했습니다. 삼성의 20nm 공정 CPP는 90nm이므로 약 14% 정도 축소된 것입니다. 다른 한 곳인 TSMC는 16FF에서는 20nm와 동일했지만 16FF+를 투입할 예정입니다. 현재 16FF+의 스펙은 공개되지 않았지만 삼성과 동일하게 게이트 피치를 줄이는 방식이 될 것으로 예상됩니다.

 

파운드리 업계의 FinFET 프로세스는 20nm 프로세스와 트랜지스터 밀도가 완전히 동일하지는 않습니다. 또한 20nm → 14nm 공정 이전이라면 디바이스 밀도는 2배가 올라가야 기대에 미친다고 볼 수 있지만 14%(삼성)라는 수치는 충분하지 않습니다.

 


[인텔의 2세대 FinFET 슬라이드 #2: 파운드리 업계와의 공정 적용 시기 비교]

 

반면 인텔은 메탈 피치를 80nm에서 52nm로 무려 65% 축소했으며, 게이트 피치도 90nm에서 70nm로 축소했습니다. 따라서 게이트 피치와 메탈 피치 축소 폭을 생각하면 22nm에서 14nm 공정으로 이전하며 50.6%를 스케일 다운한 것이라고 볼 수 있습니다. (사실 인텔도 파운드리 업체들처럼 1세대 FinFET 도입 시 22nm 공정이 26nm 정도 수준이라는 비판을 받았습니다.) 

 

양사가 메탈 피치를 줄이지 못하는 것은 노광 기술의 한계뿐 아니라 FinFET 핀 피치의 축소가 어렵기 때문입니다. 즉, 이러한 부분에서 특히 인텔이 기술적 우위를 지니고 있다고 불 수 있습니다.

 

반면 일반적으로 파운드리 공정이 인텔에 비해 생산 비용이 저렴합니다. 따라서 반도체 업계에서는 파운드리 업계가 인텔의 기술력에 도달할 경우, 파운드리 업계의 경쟁력이 크게 높아질 것이라는 기대감도 큽니다. 이러한 부분은 인텔에게는 악재로 작용할 수 있는 부분입니다. 

 

인텔은 자사 제품만으로는 Fab의 용량을 충분히 채우기 어렵게 되고 있으며, 현재는 파트너를 필요로 하고 있습니다. 인텔이 Fab 용량을 채우기 위해 노력하며 파트너를 찾는 이유는 PC 시장의 성장 둔화와 함께 연구/생산 비용을 낮춰야 하기 때문입니다. 공정 발전을 위해 현재와 같은 추세로 비용이 증가한다면, 인텔 역시 비용적인 부분에서 벽에 부딪히게 될 것입니다.

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